Khi việc thu nhỏ kích thước chip dần tiến tới các giới hạn vật lý, việc nâng cao hiệu suất của các quy trình truyền thống thông qua việc thu hẹp chiều rộng đường kẻ đã trở nên khó thực hiện. Để duy trì sự tăng trưởng về hiệu suất tính toán và hiệu quả năng lượng, sự chú ý của ngành công nghiệp đang dần chuyển sang công nghệ Đóng gói tiên tiến (Advanced Packaging).
Bằng cách giới thiệu các kết nối mật độ cao và xếp chồng 3D giữa các chip, công nghệ đóng gói tiên tiến có thể đạt được tốc độ truyền tải cao, tiêu thụ điện năng thấp và tích hợp cao mà không cần thay đổi kiến trúc chip. Trong số đó, công nghệ CoWoS là giải pháp đóng gói hiệu năng cao tiêu biểu nhất trong những năm gần đây và đã tạo ra nhiều hình thức mở rộng, chẳng hạn như CoPoS và CoWoP, tạo nên hướng phát triển chính của công nghệ đóng gói thế hệ tiếp theo.
Mục lục
Nền tảng công nghệ CoWoS: Cốt lõi của sự tích hợp 2.5D và 3D
CoWoS (Chip-on-Wafer-on-Substrate) là một cấu trúc đóng gói mật độ cao lấy lớp trung gian làm trung tâm. Khái niệm thiết kế của nó là chồng lớp và kết nối nhiều con chip ngay trong giai đoạn tấm silicon (wafer), sau đó mới đóng gói toàn bộ lên bảng vi mạch (substrate). Cấu trúc này giúp rút ngắn khoảng cách truyền tín hiệu, đồng thời giảm mức tiêu thụ điện năng và kích thước hệ thống.
Dựa trên các vật liệu khác nhau được sử dụng trong lớp trung gian và các phương pháp kết nối, công nghệ CoWoS có thể được chia thành ba loại chính:
- CoWoS-S: Sử dụng lớp trung gian bằng silicon, mang lại mật độ dẫn điện và khả năng tích hợp cao nhất, phù hợp cho các ứng dụng điện toán hiệu năng cao.
- CoWoS-R: Thay thế các lớp trung gian silicon bằng RDL (lớp nối lại dây), giảm chi phí quy trình và tăng tính linh hoạt trong thiết kế.
- CoWoS-L: Một thiết kế kết hợp giữa silicon và RDL, kết hợp hiệu năng cao và tiết kiệm chi phí, hỗ trợ việc xếp chồng nhiều chip và bộ nhớ hơn.
CoWoS-L được coi là điểm cân bằng trong kiến trúc hiện có, vượt qua những hạn chế của khu vực bộ chuyển đổi trung gian trong khi vẫn duy trì khả năng truyền tín hiệu tốc độ cao và hiệu suất tản nhiệt tốt.
CoPoS: Bao bì dạng tấm, mở ra kỷ nguyên mới của “thay thế hình tròn bằng hình vuông”.
Khi kích thước của các chip AI và chip điện toán hiệu năng cao tiếp tục tăng lên, việc sử dụng diện tích và năng lực sản xuất của các tấm wafer tròn truyền thống dần trở nên hạn chế. Để giải quyết vấn đề này, khái niệm đóng gói cấp độ tấm CoPoS (Chip-on-Panel-on-Substrate) đã ra đời.
CoPoS sử dụng “lớp RDL dạng bảng điều khiển” hình vuông để thay thế cho lớp trung gian wafer hình tròn. Các chip có thể được sắp xếp trực tiếp trên đế hình chữ nhật và kết nối với bảng mạch mang phía dưới thông qua quy trình đóng gói. Thiết kế này không chỉ nâng cao hiệu suất sử dụng diện tích và hiệu quả sản xuất, mà còn có thể tích hợp các chip với kích thước khác nhau, giảm thiểu vấn đề cong vênh khi đóng gói và cải thiện tỷ lệ thành phẩm (yield rate).
Ngoài ra, vật liệu tấm nền có thể được làm từ các chất liệu có độ ổn định cao như thủy tinh hoặc sapphire, giúp cải thiện khả năng tản nhiệt và giảm hiện tượng cong vênh.
Hiện nay, các kích thước phổ biến bao gồm 310×310 mm, 515×510 mm và 750×620 mm, dần dần thúc đẩy quá trình đóng gói chuyển từ hình tròn sang hình vuông, và trở thành một xu hướng chủ đạo tiềm năng trong kỷ nguyên hậu Moore.
Điều đáng chú ý là mặc dù CoPoS và FOPLP (Fan-out Panel Level Packaging) đều thuộc loại bao bì cấp bảng điều khiển, nhưng vị trí của chúng rõ ràng là khác nhau:
- CoPoS được sử dụng để tích hợp chip và bộ chuyển đổi trung gian hiệu năng cao.
- FOPLP chủ yếu được sử dụng trong các ứng dụng tầm thấp đến tầm trung như chip quản lý nguồn và chip RF, và không yêu cầu cấu trúc trung gian.
CoWoP: Một phương pháp đổi mới nhằm đơn giản hóa hơn nữa lớp bao bì.
Khác với CoPoS vốn theo đuổi xu hướng bảng điều khiển hóa (panelization), mục tiêu của CoWoP (Chip-on-Wafer-on-Platform PCB) là đơn giản hóa các tầng đóng gói. Trong cấu trúc CoWoS truyền thống, các chip và mô-đun bộ nhớ phải được kết nối từng lớp thông qua lớp trung gian (interposer), đế đóng gói (substrate) và các bóng hàn BGA để dẫn đến bo mạch chủ, điều này gây ra sự phức tạp về cấu trúc và làm gia tăng chi phí cộng dồn.
CoWoP trực tiếp loại bỏ đế đóng gói và bóng hàn BGA, thay vào đó sử dụng bo mạch chủ PCB (Platform PCB) có khả năng kết nối độ chính xác cao làm lớp chịu lực, cho phép lớp trung gian và các mô-đun chip có thể lắp đặt trực tiếp trên PCB.
Phương pháp này có thể rút ngắn đường truyền tín hiệu, cải thiện chất lượng tín hiệu, đồng thời tăng cường khả năng tản nhiệt và hiệu suất cung cấp điện.
Nếu công nghệ này được sản xuất hàng loạt thành công, nó có thể định nghĩa lại ranh giới giữa bao bì và bảng mạch, đồng thời mang lại những thay đổi đáng kể cho thiết kế kiến trúc hệ thống hiệu năng cao.
WMCM: Một hướng đi khác cho việc tích hợp đa chip ở cấp độ wafer
Ngoài các công nghệ đã đề cập ở trên, WMCM (Wafer-Level Multi-Chip Module) là một hướng đi đóng gói mới đáng chú ý khác. Công nghệ này có thể được xem như một hình thức tích hợp ở cấp độ wafer, đại diện cho sự mở rộng trên mặt phẳng của phương pháp đóng gói truyền thống.
Công nghệ WMCM không còn sử dụng phương pháp xếp chồng chip theo chiều dọc; thay vào đó, nó tích hợp các chip logic và các lớp bộ nhớ trên cùng một cấp độ wafer và thay thế lớp trung gian bằng cấu trúc RDL. Thiết kế này có thể đồng thời cải thiện các điểm nghẽn nhiệt và độ trễ tín hiệu, trong khi đơn giản hóa độ dày và chi phí của gói sản phẩm.
Vì toàn bộ quá trình tích hợp được hoàn tất ở giai đoạn sản xuất tấm bán dẫn, sau đó các tấm bán dẫn được cắt thành các chip riêng lẻ, nên có thể đạt được cấu trúc mô-đun đa chip mỏng hơn và hiệu quả hơn.
Từ đổi mới bao bì đến tích hợp hệ thống
Từ CoWoS đến CoPoS, rồi đến CoWoP và WMCM, có thể thấy ý tưởng cốt lõi của công nghệ đóng gói đang chuyển từ “xếp chồng chip” sang “tích hợp hệ thống”.
Sự ra đời của các kiến trúc khác nhau phản ánh những giải pháp đa dạng của ngành công nghiệp khi đối mặt với các thách thức về hiệu năng, tỷ lệ thành phẩm, tản nhiệt và chi phí. Trong tương lai, cùng với sự chuyên sâu hóa của việc phân tách chip và tích hợp dị thể, đóng gói tiên tiến sẽ trở thành công nghệ then chốt để tiếp nối tinh thần của định luật Moore.
Bất cứ ai nắm vững các vật liệu, quy trình và khả năng thiết kế then chốt trong cuộc cách mạng đóng gói này sẽ có thể thống trị tương lai của chip hiệu năng cao trong kỷ nguyên xử lý hậu kỳ.
Tài liệu tham khảo:
- CoWoS, CoPoS, CoWoP: Bạn đang phân vân không biết nên tập trung vào công nghệ nào trong thế hệ tiếp theo?
Về mài mòn: Chúng tôi cung cấp các điều chỉnh tùy chỉnh để điều chỉnh tỷ lệ theo nhu cầu gia công, nhằm đạt hiệu quả tối đa.
Hãy liên hệ với chúng tôi, sẽ có chuyên gia hỗ trợ giải đáp cho bạn.
Nếu cần báo giá tùy chỉnh, hãy liên hệ với chúng tôi.
Thời gian hỗ trợ khách hàng: Thứ Hai đến Thứ Sáu, từ 09:00 đến 18:00.
phone：07 223 1058
Nếu có chủ đề muốn tìm hiểu hoặc không thể nói rõ qua điện thoại, hãy nhắn tin trực tiếp qua Facebook nhé~~
honway fb：https://www.facebook.com/honwaygroup
Các bài viết mà bạn có thể quan tâm…
[wpb-random-posts]
