チップの微細化が物理的限界に近づくにつれ、従来のプロセスによる性能向上を線幅の縮小だけで実現することは困難になっています。計算性能とエネルギー効率の成長を維持するため、業界の注目は次第に 先進封装（アドバンスドパッケージング）技術へと移っています。
高密度相互接続とチップ間の3D積層を導入することで、先進的なパッケージングはチップアーキテクチャを変更することなく、高速伝送、低消費電力、高集積化を実現できます。中でも、CoWoS技術は近年最も代表的な高性能パッケージングソリューションであり、CoPoSやCoWoPといった様々な拡張形態を生み出し、次世代パッケージング技術の主要な開発方向を形成しています。
カタログ
CoWoSテクノロジー財団：2.5Dと3D統合の中核
CoWoS（Chip-on-Wafer-on-Substrate）は、 中介層 （インターポーザー）を中心とした高密度パッケージング・アーキテクチャです。その設計コンセプトは、まずウェーハ段階で複数のチップを積層・連結し、その後、基板上に一括して封装するというものです。このような構造により、信号の伝送距離を短縮できると同時に、消費電力の低減とシステムサイズの小型化を実現しています。
インターポーザ層に使用される材料と相互接続方法の違いに基づいて、CoWoS技術は主に3つのカテゴリに分類できます。
- CoWoS-S：シリコンインターポーザを採用することで、最高の導電密度と集積能力を実現し、高性能コンピューティングアプリケーションに適しています。
- CoWoS-R：シリコンインターポーザーをRDL（再配線層）に置き換えることで、プロセスコストを削減し、設計の柔軟性を向上させます。
- CoWoS-L：高性能とコスト効率を両立させたハイブリッドシリコンおよびRDL設計で、より多くのチップとメモリの積層をサポートします。
CoWoS-Lは、既存のアーキテクチャにおけるバランスポイントと考えられており、高速信号伝送と優れた放熱性能を維持しながら、インターポーザ領域の制約を打破するものです。
CoPoS：パネルベースのパッケージングは、「丸型から四角型へ」という新たな時代を切り開く。
AIチップや高性能コンピューティングチップのサイズが拡大し続けるにつれ、従来の円形ウェハの面積利用率と生産能力は徐々に限界に達しつつあります。この課題に対処するため、CoPoS（Chip-on-Panel-on-Substrate）と呼ばれるパネルレベルのパッケージングコンセプトが登場しました。
CoPoSは、円形のウェーハ中介層（インターポーザー）の代わりに、角形の「パネルRDL層」を採用しています。チップを矩形基板上に直接配置し、パッケージングプロセスを経て底層のキャリア基板に接続します。このような設計は、 面積利用率と生産効率 を向上させるだけでなく、異なるサイズのチップを統合することも可能にし、パッケージの反りや歩留まりの問題を軽減します。
さらに、パネル素材にはガラスやサファイアなどの非常に安定した高品質な素材が使用されることができる、これによりがUPし、が軽マイナスされる。現在の主流のサイズ方向には、310×310 mm、515×510 mm、750×620 mmなどの仕様が含まれており、これにより「円形から正方形への変換」パッケージングプロセスが徐々に促進され、ポストムーア時代の潜在的な主流トレンドになります。
CoPoSとFOPLP（ファンアウトパネルレベルパッケージング）はどちらもパネルレベルパッケージングに属するものの、その位置づけは明らかに異なっていることに留意すべきである。
- CoPoSは、高性能チップとインターポーザの統合に使用されます。
- FOPLPは主に、電源管理チップやRFチップなどの低～中級レベルのアプリケーションで使用され、インターポーザ構造を必要としません。
CoWoP：パッケージング層をさらに簡素化するための革新的なアプローチ。
CoPoSがパネル化を追求するのとは異なり、CoWoP（Chip-on-Wafer-on-Platform PCB）の目標は 封止階層構造の簡素化です。従来のCoWoS構造では、チップとメモリモジュールの間を、インターポーザー、パッケージ基板、そしてBGAハンダボールを介して一段ずつマザーボードに接続する必要があり、これが構造の複雑化とコストの累積を招いていました。
一方、CoWoPはパッケージ基板とBGAを直接省略し、代わりに高精度な相互接続能力を持つ PCB主板（Platform PCB） を支持層として採用することで、インターポーザーとチップモジュールを 直接PCB上に実装する ことを可能にしました。 この手法により、信号伝送経路が短縮されて信号の完全性（シグナル・インテグリティ）が向上するほか、放熱性や給電効率も改善されます。
この技術が量産化に成功すれば、パッケージングと回路基板の境界を再定義し、高性能システムアーキテクチャ設計に大きな変革をもたらす可能性がある。
WMCM：ウェハーレベルマルチチップ統合のための新たな道
上記技術に加え、WMCM（ウェハーレベルマルチチップモジュール）も注目すべき新たなパッケージングの方向性の一つです。この技術はウェハーレベル集積の一形態と見なすことができ、従来のパッケージングを平面化したものと言えます。
WMCMはもはや垂直チップ積層方式を採用しておらず、代わりにロジックチップとメモリプレーンを同一ウェハ上に集積し、インターポーザ層をRDL構造に置き換えています。この設計により、熱ボトルネックと信号遅延を同時に改善できるだけでなく、パッケージの厚みとコストも削減できます。
すべての集積化工程がウェハ段階で完了し、その後ウェハが個々のチップに切断されるため、より薄く、より効率的なマルチチップモジュール構造を実現できる。
パッケージングの革新からシステム統合まで
CoWoSからCoPoS、そしてCoWoPやWMCMへと続く過程から、パッケージング技術の中核となる考え方が「チップの積み重ね」から「システム統合」へと移行していることがわかる。
異なるアーキテクチャの誕生は、パフォーマンス、歩留まり、放熱、コストといった課題に直面する業界の多様な解決策を反映しています。将来、異種統合とチップ分業の深化に伴い、 先進パッケージングはムーアの法則の精神を継続させる鍵となる技術になるでしょう。
このパッケージング革命において、主要な材料、プロセス、設計能力を習得した者が、後処理時代における次世代高性能チップの未来を支配できるだろう。
参照
- CoWoS、CoPoS、CoWoP 傻傻分不清，誰才是下一代最該關注的技術？
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