첨단 패키징(Advanced Packaging)기술은 칩 미세화가 물리적 한계에 점차 다다름에 따라, 전통적인 공정에서의 선폭 축소를 통한 성능 향상이 더 이상 쉽지 않게 되면서 업계의 주목을 받고 있습니다. 계산 성능과 에너지 효율의 지속적인 성장을 유지하기 위해 반도체 업계는 점차 이 분야로 눈을 돌리고 있습니다.
칩 간 고밀도 상호 연결 및 3D 스태킹을 도입함으로써, 첨단 패키징 기술은 칩 아키텍처를 변경하지 않고도 고속 전송, 저전력 소비 및 고집적화를 실현할 수 있습니다. 그중에서도 CoWoS 기술은 최근 몇 년 동안 가장 대표적인 고성능 패키징 솔루션으로 자리매김했으며, CoPoS 및 CoWoP와 같은 다양한 확장 형태를 탄생시켜 차세대 패키징 기술의 주요 발전 방향을 제시하고 있습니다.
목차
CoWoS 기술 기반: 2.5D 및 3D 통합의 핵심
CoWoS(Chip-on-Wafer-on-Substrate)는 인터포저(Interposer)를 중심으로 하는 고밀도 패키징 구조입니다.
이 설계 개념은 여러 개의 칩을 먼저 웨이퍼 단계에서 적층하고 연결한 후, 이를 기판 위에 통째로 패키징하는 방식입니다. 이러한 구조는 신호 전송 거리를 단축하는 동시에 소비 전력을 낮추고 시스템 크기를 줄일 수 있습니다.
인터포저 레이어에 사용되는 재료와 상호 연결 방식에 따라 CoWoS 기술은 크게 세 가지 범주로 나눌 수 있습니다.
- CoWoS-S: 실리콘 인터포저를 사용하여 최고의 전도 밀도와 집적 기능을 제공하므로 고성능 컴퓨팅 애플리케이션에 적합합니다.
- CoWoS-R: 실리콘 인터포저를 RDL(재배선층)로 대체하여 공정 비용을 절감하고 설계 유연성을 향상시킵니다.
- CoWoS-L: 고성능과 비용 효율성을 결합한 하이브리드 실리콘 및 RDL 설계로, 더 많은 칩과 메모리를 적층할 수 있도록 지원합니다.
CoWoS-L은 기존 아키텍처의 균형점으로 여겨지며, 고속 신호 전송과 우수한 방열 성능을 유지하면서 인터포저 영역의 한계를 극복합니다.
CoPoS: 패널형 포장으로 “둥근 것을 사각형으로 대체하는” 새로운 시대를 열다.
인공지능(AI) 및 고성능 컴퓨팅 칩의 크기가 지속적으로 증가함에 따라 기존 원형 웨이퍼의 면적 활용률과 생산 능력에 한계가 생기고 있습니다. 이러한 문제를 해결하기 위해 CoPoS(Chip-on-Panel-on-Substrate) 패널 레벨 패키징 개념이 등장했습니다.
CoPoS는 원형 웨이퍼 인터포저 대신 사각형의 ‘패널 RDL 층’을 채택하여, 칩을 직사각형 기판 위에 직접 배열하고 패키징 공정을 통해 하단 캐리어 보드에 연결합니다.
이러한 설계는 면적 활용률 및 생산 효율(면적 이용률과 생산 효율)을 높일 뿐만 아니라, 서로 다른 크기의 칩을 통합할 수 있어 패키징 휨(warpage) 현상과 수율 문제를 줄여줍니다.
또한 패널 소재는 유리나 사파이어와 같이 안정성이 매우 높은 재료로 제작될 수 있어 열 방출을 개선하고 뒤틀림을 줄이는 데 도움이 됩니다.
현재 주류 크기는 310×310mm, 515×510mm, 750×620mm이며, 이러한 추세로 포장 공정이 점차 원형에서 사각형으로 전환되고 있으며, 이는 포스트 무어 시대의 잠재적인 주류 트렌드가 될 것으로 예상됩니다.
CoPoS와 FOPLP(Fan-out Panel Level Packaging)는 모두 패널 레벨 패키징에 속하지만, 그 위치는 분명히 다르다는 점에 주목할 필요가 있습니다.
- CoPoS는 고성능 칩 및 인터포저 통합에 사용됩니다.
- FOPLP는 주로 전력 관리 칩이나 RF 칩과 같은 저전력에서 중전력 애플리케이션에 사용되며, 인터포저 구조가 필요하지 않습니다.
CoWoP: 포장 단계를 더욱 간소화하는 혁신적인 접근 방식.
패널화를 추구하는 CoPoS와 달리, CoWoP(Chip-on-Wafer-on-Platform PCB)의 목표는 패키징 계층 구조 간소화(봉장층급구조 간소화)에 있습니다.
기존의 CoWoS 구조에서는 칩과 메모리 모듈 사이를 인터포저, 패키징 기판, 그리고 BGA 솔더볼을 통해 층층이 메인보드에 연결해야 했으며, 이는 구조의 복잡성을 초래하고 비용을 누적시키는 원인이 되었습니다.
CoWoP는 패키지 기판과 BGA를 직접 생략하는 대신, 고정밀 상호 연결 능력을 갖춘 PCB 메인보드(Platform PCB)를 적층 구조의 지지층으로 활용하여 인터포저와 칩 모듈이 PCB 위에 직접 장착될 수 있도록 합니다.
이 기술이 성공적으로 대량 생산된다면 패키징과 회로 기판 사이의 경계를 재정의하고 고성능 시스템 아키텍처 설계에 상당한 변화를 가져올 수 있을 것입니다.
WMCM: 웨이퍼 레벨 멀티칩 통합을 위한 또 다른 경로
앞서 언급한 기술 외에도 WMCM(웨이퍼 레벨 멀티칩 모듈)은 주목할 만한 새로운 패키징 기술입니다. 이 기술은 웨이퍼 레벨 집적화의 한 형태로, 기존 패키징을 평면화한 형태라고 볼 수 있습니다.
WMCM은 더 이상 수직 칩 적층 방식을 사용하지 않습니다. 대신 로직 칩과 메모리 평면을 동일한 웨이퍼 레벨에 통합하고 인터포저를 RDL 구조로 대체합니다. 이러한 설계는 열 병목 현상과 신호 지연 시간을 개선하는 동시에 패키지 두께와 비용을 단순화할 수 있습니다.
웨이퍼 단계에서 모든 통합 작업이 완료된 후 웨이퍼를 개별 칩으로 절단하기 때문에 더욱 얇고 효율적인 멀티칩 모듈 구조를 구현할 수 있습니다.
포장 혁신부터 시스템 통합까지
CoWoS에서 CoPoS로, 그리고 CoWoP와 WMCM으로 발전해 온 과정을 보면 패키징 기술의 핵심 개념이 “칩 적층”에서 “시스템 통합”으로 이동하고 있음을 알 수 있습니다.
서로 다른 아키텍처의 탄생은 성능, 수율, 방열 및 비용 등 다양한 과제에 직면한 산업계의 다각적인 해결책을 반영합니다. 미래에는 이종 집적과 칩 분업화가 심화됨에 따라, 첨단 패키징은 무어의 법칙의 정신을 이어갈 핵심 기술이 될 것입니다.
이번 패키징 혁명에서 핵심 소재, 공정 및 설계 역량을 완벽하게 마스터하는 기업이 후처리 시대의 고성능 칩 시장을 주도할 수 있을 것입니다.
참고문헌:
- CoWoS, CoPoS, CoWoP: 어떤 기술이 차세대 기술로 주목받아야 할지 헷갈리시나요?
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